lab2

实验二

郭高旭 ggx21@mails.tsinghua.edu.cn 2021010803

实验报告

• 仿真截图

  

• 在线实验平台

  

思考题

• 同步逻辑的电路原理图

  

  

• 异步逻辑的电路原理图

  

• 异步逻辑和同步逻辑的异同

  从图像中可以看出，两种逻辑实现经 Vivado 综合后的电路原理图有较大不同。同步逻辑实现中，counter模块和trigger模块并联同时接受clock_gen生成的clk信号驱动，这意味着它们在同一个时钟域中操作，所有的触发器在时钟的上升沿或下降沿触发，确保了时序一致性。；而异步实现中，则是类似于串联结构，clockgen并不直接接入counter模块，而是通过驱动trigger模块，再有trigger模块产生的trigger信号接入counter模块。

  异步逻辑设计，没有全局统一时钟驱动的逻辑设计。异步逻辑在复杂的项目中，会导致静态时序分析失败，造成在硬件上难以调试的时序问题，此外，在异步逻辑中，通常需要使用额外的逻辑电路（如触发器或者双边缘触发器）来协调计数器模块和触发器模块之间的时序关系。这可能导致电路结构更加复杂，需要特殊的电路设计技巧来解决时序问题。